2023 年宏观经济整体承压的情况下，AI 产业链景气度却快速攀升，全球 GPU 龙头厂商英 伟达 2023 年前三季度营收同比增长 206%验证了需求的火爆，GPU 成为了 2023 年炙手可 热的“硬通货”。

　　从产业链关系上来讲，将 NVIDA A/H100 GPU 推上“硬通货”位置的主导 因素除了需求以外，供给端限制亦是关键所在，其中台积电 CoWoS 产能受限更是让市场意 识到先进封装所带来的“超越摩尔”趋势正在以超预期的速度打入商用市场，这也使得在 先进制程发展多年后，先进封装技术有望成为半导体行业新一轮的重要布局点。

　　在我国半导体加快布局的当前，先进封装作为未来半导体技术必不可少的一部分，也成为 了我国产业布局的重点，其中先进封装所需材料因难度高、工艺影响大、国产化率低等因 素成为了产业链中关注的焦点。本文将视角聚焦于先进封装材料，以求通过剖析先进封装 相对传统封装的变化来说明哪些材料会迎来新增量，同时本文对我国产业当前布局情况进 行了梳理，以求为j6国际读者厘清脉络。

　　先进封装专题报告：《先进封装发展充要条件已具，关键材料国产替代在即》来源：幻影视界。

　　何为先进封装？要理解这个问题首先要理解何为封装。封装技术的定义为，在半导体开发 的最后阶段，将一小块材料（硅晶芯片，逻辑和存储器）包裹在支撑外壳中，以防止物理 损坏和腐蚀，并允许芯片连接到电路板的工艺技术1。根据该定义，我们可以提炼出封装的 两大关键作用：

　　2）芯片隔绝保护与支撑。 我们认为先进封装与传统封装对于半导体的作用并无二致，两者的区别在于在解决芯片与 外界连接的问题上关注的重点有所不同，具体来看：

　　1) 传统封装，三个发展阶段，即1980年以前以TO/DIP为代表的通孔插装阶段、1980~1990 年以 QFP/SOP 为代表的表面贴装阶段、1990~2000 年以 WB-BGA 为代表的球栅阵列阶 段。该阶段技术变革的重点集中在封装主体与 PCB 之间的连接方案，即关注点在 2 级 封装技术的优化，这体现出行业解决思路仍然停留在“芯片间通信需要通过 PCB 走 线) 先进封装，两个发展阶段，即 2000~2010 年以 MCM 为代表的多芯片封装阶段、2010~ 至今以 2.5D/3D 为代表的立体封装阶段。该阶段技术变革的重点开始转向优化芯片 主体对外连接方式，即开始关注 1 级封装技术的优化，最具有代表性的转变就是芯片 传统对外连接方式 Wire Bonding 变成了 Flip Chip，这一转变提高了 1 级封装层面 连接方式的灵活性，由此延伸出后续的 2.5D/3D 等高端先进封装方式。

　　为什么半导体发展过程中必须要发展先进封装技术？我们前文明确了先进封装是在 1 级 封装层级解决芯片间通信问题的技术，其发展的充分条件必然来自于 2 级封装（传统封 装）和 0 级封装（芯片级）存在无法解决的问题。

　　传统封装中的芯片间通信需要经过“芯片-载体-PCB 板-载体-芯片”一整套完整的流程， 其中“载体”可以是 TO/DIP 形式的引线框架，也可以是 BGA 形式的封装基板，但无论是 哪种载体、无论载体的性能如何提升，整个芯片通信过程所涉及的层级太多就无法完全解 决通信传输信号损失的问题。

　　以传统主流双核服务器为例，CPU 与存储之间、CPU 与 CPU 就是典型的传统封装的走线模式，以 CPU 与存储之间的走线示意图可以看到，CPU 信号需 要通过封装基板（载体）中的线路传输到 PCB 板，然后信号通过 PCB 板中的 PCIE 标准走 线传输到存储的载板（载体）上，信号通过载板线路传递至存储中处理。根据“两节点之 间的传输损耗=传输距离*单位距离传输损耗”，传统封装的架构形式要求信号经过的路径 较长，即使大幅度提升载体的性能，效率瓶颈也会很快就达到。

　　缩短芯片间通信距离能够大幅度提升整个功能系统效率，SoC（Sytem on Chip）的方案将 不同芯片功能集成在一颗芯片上，使得芯片间通信在零级封装就已经完成，通信效率提升 到极大水平，因此我们看到过去几年在摩尔定律的引领下，芯片制程不断演进，从而使得 单芯片上晶体管数量大幅提升。但随着多年以来摩尔定律的推进，SoC 方案的发展在设计 和制造等方面都遇到了相当大的瓶颈：

　　1) 设计瓶颈，传统的 SoC 是将不同类型计算任务的计算单元设计在一块晶圆上，并且每 个计算单元都采用统一的工艺制程，导致 SoC 芯片上各个单元需要同步进行迭代，这 样不仅会使得系统重构风险高，同时也会使得芯片设计成本越来越高，根据行业经验 数据，设计一颗 28nm SoC 芯片成本约为 0.5 亿美金，7nm 需要 3 亿美金，5nm 需要 5 亿美金，3nm 则可能达到 15 亿美金。

　　2) 制造瓶颈，当前芯片工艺制程尺寸已走向极致（3nm 至 1nm），而 1nm 的宽度仅能容纳 2 个硅原子晶格，进一步微缩就将进入量子物理范畴，将面临量子隧穿效应等问题； 同时 SoC 挤进更多功能将导致芯片面积较大，从而导致良率难以提升，从行业经验数 据来看，面积 40*40mm 的良率只有 35.7%，面积 20*20mm 的良率可上升至 75.7%，面 积 10*10mm 的良率可提升至 94.2%；

　　除此之外还存在光刻技术难以跟进、单芯片功耗 和散热问题越发突出、存储带宽难以跟进等问题，可见 SoC 制造难度正在加速上升。 制造难度的提升导致摩尔定律逐步开始失效，根据 IBS 的统计，芯片制程下降所带来 的制造成本下降幅度已经逐步收窄，16nm到10nm每10亿颗晶体管的成本可降低31%， 而从 7nm 到 5nm 仅降低 18%、从 5nm 到 3nm 仅降低 4%。

　　在传统封装效率不足、SoC 又遭遇设计和制造瓶颈的当下，Chiplet 指导方向下的先进封 装方案的发展成为了必然选择。Chiplet 俗称“芯粒”，又称为“小芯片组”，它是将多个 功能单元通过封装而非晶圆制造的方式连接在一起的一种芯片异构手段，Chiplet 通过先 进封装的方式来实现，其可有效弥补传统封装和 SoC 的缺点。具体来看：

　　1) 通过 1 级封装显著缩短线路传输距离，较传统封装大幅度提升效率。沿用前文的例 子，传统封装芯片间的传输将经历“芯片-载体-PCB-载体-芯片”这一较长的过程， 而先进封装通过在 1 级封装加入中阶层等方式缩短了芯片间传输距离，并且采用介 电性能更好的硅材料，传输损耗进一步降低，以当前较常见的 2.5D 先进封装架构来 看，逻辑芯片与存储之间的通信过程为“芯片-中阶层-芯片”，通信路径大大缩短， 通信效率和功耗性能都显著提升。

　　2) IP 复用性高，能够降低设计成本，提升迭代灵活度。Chiplet 通过将大规模 SoC 分解 为多个小芯粒，则部分芯粒就可以做到模块化设计，一方面 IP 可以复用、节省设计 成本（例如 AMD 在第三代 Ryzen 处理器上复用了第二代 EPYC 处理器的 IOChiplet）， 另一方面无需整个 Chiplet 组合统一升级、只需部分性能升级即可达到整体效能升 级的作用，提升了迭代的灵活度，例如英伟达提出的 H200 就只在 H100 的基础上提高 了存储性能而无需改变 GPU 性能，同样能够使得整个芯片方案效率得以提升。 3) 工艺灵活性提升，可有效降低制造难度和成本。原本 SoC 上所有功能单元需要采用统 一制程来制造，但 Chiplet 方案下，不同单元芯粒可以分别采用不同的工艺制程制 造，可有利于极大地降低芯片方案的制造成本。 因此，我们认为在传统封装和 SoC 方案瓶颈问题日益突出的当下，先进封装的方案已经成 为了必然的发展方向。

　　尽管 Chiplet 优势明显，但过去一直受制于产业客观发展因素，其一是 Chiplet 互联标准 不统一，其二是先进封装对封装行业提出了新的技术要求，良率和产能受限是产业规模化 发展的关键问题。随着产业的发展，这两大问题已经逐渐得到解决：

　　1) Chiplet 标准正逐步形成。2022 年 3 月，AMD、英特尔、台积电、三星、美光、微软、 Meta、Google 等十余家半导体、互联网公司联合成立了 Chiplet 标准联盟，正式推 出 Chiplet 高速互联标准 UCIe，为 Chiplet 开放提供了基础生态；2022 年 12 月，我国推出第一个原生 Chiplet 技术标准《小芯片接口总线技术要求》，同样对 Chiplet 接口标准化起到推动作用。

　　2) 良率和产能问题逐渐得到解决。随着英伟达、AMD、苹果、英特尔、赛灵思、华为等 全球各领域顶尖芯片设计厂陆续推出 Chiplet 产品方案，先进封装技术已经蔓延至 人工智能、智能驾驶、AR/VR、手机通信等多个领域，已有多个先进封装方案的产品 达到几十万到上千万出货规模量级（如英伟达 GPU、苹果 M1、特斯拉 Dojo 等），规模 化方案的出现表明产业上良率已经达到产业化水平，并且随着量级的提升，产业链中 先进封装产能也逐步释放（例如台积电 CoWoS 产能随 GPU 相关需求加速扩充），为先 进封装发展奠定基础。

　　1) FC 新增 Bumping、回流焊、底部填充环节。一般情况下，行业将 FC（Flip Chip，倒 转）作为传统封装和广义先进封装的临界点，以结构最相近的 WB BGA 和 FC BGA 作 对比，后者所代表的先进封装相较前者所代表的传统封装会多出 Bumping 工序，由此 延伸出回流焊、底部填充等新增工序要求。

　　2) 立体组装对减薄/抛光产生更高要求，新增 RDL、Bumping、TSV 环节。立体组装作为 第五代封装技术，其对封装技术提出更高的要求，以主流的 2.5D/3D 封装为例，相对 于普通的 FC BGA 来说，立体封装工序会在晶圆检测和切片之间存在诸多变化，其中 减薄/抛光环节将面临更高的要求，中间也会新增 RDL、Bumping、TSV 等环节，技术 难度大幅提升。

　　在传统封装中，晶圆（正面已布好电路）在后续划片、压焊和封装之前需要进行背面减薄 加工以降低封装贴装高度，减小芯片封装体积，改善芯片的热扩散效率、电气性能、机械 性能及减小划片的加工量。在 TSV 工艺中，晶圆表面平坦化后，还需要进行晶圆背面的 减薄使 TSV 露出，在晶圆级多层堆叠技术中，需要将多片晶圆进行堆叠键合，同时总厚 度还必须满足封装设备的要求。目前较为先进的多层堆叠使用的芯片厚度均低于 100μm。

　　先进封装中晶圆减薄主要是为了满足 TSV 制造和多片晶圆堆叠键合总厚度受限的需求， 有效提高芯片制造的效率和成本效益。大尺寸薄化晶圆的柔性和易脆性使其很容易发生翘 曲和破损，为了提高芯片制造的良率、加工精度和封装精度，需要一种支撑系统来满足苛 刻的背面制程工艺（除了背部研磨减薄外，还包括光刻、刻蚀、钝化、溅射、电镀等 RDL 工艺等）。

　　在此背景下，临时键合与解键合技术应运而生。当前在晶圆薄化趋势持续攀升 背景下，临时键合技术普及率不断提升，进而带动临时键合胶需求持续增加。 临时键合/解键合常见工艺流程：在临时载板或晶圆上通过压合、粘贴或旋涂等方法制造 一层键合粘结剂，然后翻转晶圆，使其正面与临时载板对准，将二者转移至键合腔进行键 合，临时键合完成后，对晶圆进行一系列工艺形成 RDL 等结构。最后采用不同方式的解 键合工艺将晶圆与临时载板分离，对二者分别进行清洗后，将晶圆转移到划片膜或其他支 撑系统中，进行下一步工艺。

　　根据新思界产业研究中心发布的《2023-2028 年临时键合胶（TBA）行业市场深度调研及投 资前景预测分析报告》显示，2022 年全球临时键合胶市场规模约为 2.2 亿美元，同比增 长 8.6%。全球范围内，布局临时键合胶市场的企业主要有美国 3M、美国杜邦、美国道康 宁、美国 Brewer Science、日本 TOK、英国 Micro Materials 等国际企业以及台湾达兴材 料、中国大陆的鼎龙股份、飞凯材料、未上市公司深圳化讯、浙江奥首、深圳先进电子材 料、华进半导体等。受技术发展影响，目前全球市场由美国 3M 与台湾达兴材料两家企业 占据主导地位，合计市场占有率已超 40%，行业集中度较高。

　　RDL（重新布线层，Redistributed layer）是实现芯片水平方向电气延伸和互连，面向 3D/2.5D 封装集成以及 FOWLP 的关键技术。它在芯片表面沉积金属层和相应的介电层，形 成金属导线，并将 IO 端口重新设计到新的、更宽敞的区域，形成表面阵列布局，实现芯 片与基板之间的连接。在 3D 封装中，如果上下是不同类型的芯片进行堆叠，则需要通过 RDL 重布线层将上下层芯片的 IO 进行对准，从而完成电气互联。

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