一种半导体封装件包括：上衬底，其具有彼此相对的第一表面和第二表面；下半导体芯片，其设置在上衬底的第一表面上；多个导电柱，其在下半导体芯片的至少一侧设置在上衬底的第一表面上；以及上半导体芯片，其设置在上衬底的第二表面上。下半导体芯片和多个导电柱连接到上衬底的第一表面，并且上半导体芯片连接到上衬底的第二表面。

　　(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113327915 A (43)申请公布日 2021.08.31 (21)申请号 3.2 H01L 23/373 (2006.01) H01L 23/367 (2006.01) (22)申请日 2020.12.29 (30)优先权数据 10- 2020.02.28 KR (71)申请人 三星电子株式会社 地址 韩国京畿道 (72)发明人 崔允硕 (74)专利代理机构 北京天昊联合知识产权代理 有限公司 11112 代理人 赵南张帆 (51)Int.Cl. H01L 25/065 (2006.01) H01L 23/498 (2006.01) H01L 23/538 (2006.01) H01L 23/473 (2006.01) 权利要求书3页 说明书14页 附图20页 (54)发明名称 半导体封装件 (57)摘要 一种半导体封装件包括：上衬底，其具有彼 此相对的第一表面和第二表面；下半导体芯片， 其设置在上衬底的第一表面上；多个导电柱，其 在下半导体芯片的至少一侧设置在上衬底的第 一表面上；以及上半导体芯片，其设置在上衬底 的第二表面上。下半导体芯片和多个导电柱连接 到上衬底的第一表面，并且上半导体芯片连接到 上衬底的第二表面。 A 5 1 9 7 2 3 3 1 1 N C CN 113327915 A 权利要求书 1/3页 1.一种半导体封装件，包括： 上衬底，其具有彼此相对的第一表面和第二表面； 下半导体芯片，其设置在所述上衬底的第一表面上； 多个导电柱，其在所述下半导体芯片的至少一侧设置在所述上衬底的第一表面上；以 及 上半导体芯片，其设置在所述上衬底的第二表面上， 其中，所述下半导体芯片和所述多个导电柱连接到所述上衬底的第一表面，并且 其中，所述上半导体芯片连接到所述上衬底的第二表面。 2.根据权利要求1所述的半导体封装件，其中，所述上半导体芯片是在所述上衬底的第 二表面上彼此横向间隔开的多个上半导体芯片中的一个，并且 其中，所述多个上半导体芯片中的每一个连接到所述上衬底的第二表面。 3.根据权利要求1所述的半导体封装件，其中，所述下半导体芯片是在所述上衬底的第 一表面上彼此横向间隔开的多个下半导体芯片中的一个，并且 其中，所述多个下半导体芯片中的每一个连接到所述上衬底的第一表面。 4.根据权利要求3所述的半导体封装件,其中，所述多个下半导体芯片中的至少一个下 半导体芯片包括穿透所述至少一个下半导体芯片的至少一个下贯通电极。 5.根据权利要求1所述的半导体封装件，还包括下衬底， 其中，所述上衬底的第一表面面对所述下衬底的顶表面，并且 其中，所述下半导体芯片和所述多个导电柱位于所述上衬底的第一表面与所述下衬底 的顶表面之间。 6.根据权利要求1所述的半导体封装件，其中，所述上衬底是包括金属互连线的插入衬 底， 其中，所述金属互连线与所述上衬底的第二表面相邻，并且 其中，所述上半导体芯片连接到所述金属互连线所述的半导体封装件，其中，所述上衬底还包括连接到所述金属互连 线的通孔，并且 其中，所述通孔从所述金属互连线朝向所述上衬底的第一表面竖直地延伸。 8.根据权利要求1所述的半导体封装件，还包括所述上衬底的第一表面上的下模制层， 所述下模制层覆盖所述下半导体芯片和所述多个导电柱。 9.根据权利要求8所述的半导体封装件，还包括所述上衬底的第二表面上的上模制层， 所述上模制层覆盖所述上半导体芯片。 10.根据权利要求1所述的半导体封装件，其中，所述上衬底包括与所述第一表面相邻 设置的上再分布层，并且 其中，所述下半导体芯片和所述多个导电柱连接到所述上再分布层。 11.根据权利要求1所述的半导体封装件，还包括： 下衬底，其与所述上衬底的第一表面间隔开，其中，所述下半导体芯片和所述多个导电 柱插设于所述下衬底与所述上衬底之间；以及 下再分布层，其位于所述下衬底与所述下半导体芯片之间以及所述下衬底与所述多个 导电柱之间， 2 2 CN 113327915 A 权利要求书 2/3页 其中，所述下半导体芯片和所述多个导电柱连接到所述下再分布层。 12.根据权利要求1所述的半导体封装件，还包括： 下结构，其与所述上衬底的第一表面间隔开，其中，所述下半导体芯片和所述多个导电 柱插设于所述下结构与所述上衬底之间， 其中，所述多个导电柱连接到所述下结构，并且 其中，所述下结构包括印刷电路板、半导体芯片或下半导体封装件。 13.根据权利要求12所述的半导体封装件，还包括所述下结构上的散热结构，所述散热 结构覆盖所述上半导体芯片、所述上衬底、所述下半导体芯片和所述多个导电柱。 14.一种半导体封装件，包括： 上衬底，其具有彼此相对的第一表面和第二表面； 多个下半导体芯片，其位于所述上衬底的第一表面上，并且彼此横向间隔开； 多个导电柱，其位于所述上衬底的第一表面上，并且与所述多个下半导体芯片横向间 隔开；以及 多个上半导体芯片，其位于所述上衬底的第二表面上，并且彼此横向间隔开， 其中，所述上衬底包括与所述第一表面相邻的第一上衬底焊盘和与所述第二表面相邻 的第二上衬底焊盘， 其中，所述多个下半导体芯片中的每一个包括连接到所述第一上衬底焊盘中的相应的 第一上衬底焊盘的各下芯片焊盘，并且所述多个导电柱连接到所述第一上衬底焊盘中的相 应的第一上衬底焊盘，并且 其中，所述多个上半导体芯片中的每一个包括连接到所述第二上衬底焊盘中的相应的 第二上衬底焊盘的各上芯片焊盘。 15.根据权利要求14所述的半导体封装件，其中，所述多个上半导体芯片中的每一个包 括面对所述上衬底的第二表面的第一表面，并且所述上芯片焊盘与所述多个上半导体芯片 的第一表面相邻， 其中，所述多个上半导体芯片中的每一个包括与所述多个上半导体芯片的第一表面相 邻的上电路层。 16.根据权利要求15所述的半导体封装件，其中，所述多个下半导体芯片中的每一个包 括面对所述上衬底的第一表面的第一表面，并且所述下芯片焊盘与所述多个下半导体芯片 的第一表面相邻， 其中，所述多个下半导体芯片中的至少一个包括与所述多个下半导体芯片中的至少一 个的第一表面相邻的下电路层。 17.根据权利要求14所述的半导体封装件，还包括： 下结构，其与所述上衬底的第一表面间隔开，并且包括焊盘，其中，所述多个下半导体 芯片和所述多个导电柱插设于所述下结构与所述上衬底之间， 其中，所述多个导电柱连接到所述下结构的所述焊盘中的相应焊盘，并且 其中，所述下结构包括印刷电路板、半导体芯片或下半导体封装件。 18.根据权利要求17所述的半导体封装件，还包括所述下结构上的散热结构，所述散热 结构覆盖所述多个上半导体芯片、所述上衬底、所述多个下半导体芯片和所述多个导电柱。 19.根据权利要求14所述的半导体封装件，其中，所述上衬底包括： 3 3 CN 113327915 A 权利要求书 3/3页 金属互连线，其与所述上衬底的第二表面相邻设置；以及 通孔，其连接到所述金属互连线，并且从所述金属互连线朝向所述上衬底的第一表面 延伸， 其中，所述上半导体芯片通过所述上芯片焊盘和所述第二上衬底焊盘连接到所述金属 互连线.一种半导体封装件，包括： 上衬底，其具有彼此相对的第一表面和第二表面； 下半导体芯片，其设置在所述上衬底的第一表面上； 中间衬底，其在所述下半导体芯片的至少一侧设置在所述上衬底的第一表面上；以及 上半导体芯片，其设置在所述上衬底的第二表面上， 其中，所述下半导体芯片和所述中间衬底连接到所述上衬底的第一表面， 其中，所述上半导体芯片连接到所述上衬底的第二表面，并且 其中，所述中间衬底是半导体芯片、印刷电路板、插入衬底或再分布衬底，并且所述中 间衬底包括穿透所述中间衬底的贯通电极。 4 4 CN 113327915 A 说明书 1/14页 半导体封装件 [0001] 相关申请的交叉引用 [0002] 本申请要求于2020年2月28日在韩国知识产权局提交的韩国专利申请No.10‑ 2020‑0025383的优先权，该申请的全部内容以引用方式并入本文中。 技术领域 [0003] 本公开涉及一种半导体封装件，更具体地，涉及一种其中安装有多个半导体芯片 的半导体封装件。 背景技术 [0004] 集成电路芯片可以可以以半导体封装件的形式来实现，以适当地应用于电子产 品。在典型的半导体封装件中，半导体芯片可以安装在印刷电路板(PCB)上，并且可以通过 接合导线或凸块电连接到PCB。鉴于对小型、轻便且多功能的电子器件的需求增加，近来已 经增加了对多芯片封装件和/或系统内置封装件的兴趣。多芯片封装件可被表征为其中堆 叠有芯片的单个半导体封装件，而系统内置封装件可被表征为其中安装有不同种类的芯片 以作为系统操作的单个半导体封装件。 发明内容 [0005] 本发明构思的实施例提供了一种其中可以容易地安装多个半导体芯片并且其中 可以容易地提高集成密度的半导体封装件。 [0006] 本发明构思的实施例提供了一种半导体封装件，该半导体封装件包括：上衬底，其 具有彼此相对的第一表面和第二表面；下半导体芯片，其设置在上衬底的第一表面上；多个 导电柱，其在下半导体芯片的至少一侧设置在上衬底的第一表面上；以及上半导体芯片，其 设置在上衬底的第二表面上。下半导体芯片和多个导电柱连接到上衬底的第一表面，并且 上半导体芯片连接到上衬底的第二表面。 [0007] 本发明构思的实施例还提供了一种半导体封装件，该半导体封装件包括：上衬底， 其具有彼此相对的第一表面和第二表面；多个下半导体芯片，其位于上衬底的第一表面上， 并且彼此横向间隔开；多个导电柱，其位于上衬底的第一表面上，并且与多个下半导体芯片 横向间隔开；以及多个上半导体芯片，其位于上衬底的第二表面上，并且彼此横向间隔开。 上衬底包括与第一表面相邻的第一上衬底焊盘和与第二表面相邻的第二上衬底焊盘。多个 下半导体芯片中的每一个可以包括连接到对应的各个第一上衬底焊盘的下芯片焊盘，并且 多个导电柱可以连接到对应的各个第一上衬底焊盘。多个上半导体芯片中的每一个包括连 接到对应的各个第二上衬底焊盘的上芯片焊盘。 [0008] 本发明构思的实施例还提供了一种半导体封装件，该半导体封装件包括：上衬底， 其具有彼此相对的第一表面和第二表面；下半导体芯片，其设置在上衬底的第一表面上；中 间衬底，其在下半导体芯片的至少一侧设置在上衬底的第一表面上；以及上半导体芯片，其 设置在上衬底的第二表面上。下半导体芯片和中间衬底连接到上衬底的第一表面，并且上 5 5 CN 113327915 A 说明书 2/14页 半导体芯片连接到上衬底的第二表面。中间衬底可以是半导体芯片、印刷电路板、插入衬底 或再分布衬底。中间衬底包括穿透其中的贯通电极。 [0009] 本发明构思的实施例还提供了一种半导体封装件，该半导体封装件包括：第一衬 底，其具有彼此相对的第一表面和第二表面；第二衬底，其具有面对第一衬底的第一表面的 第一表面；设置在第一衬底与第二衬底之间的多个第一半导体芯片和多个导电柱，多个第 一半导体芯片安装在第一衬底的第一表面上，多个第一半导体芯片中的至少一个包括电连 接到第一衬底的多个贯通电极，多个导电柱与多个第一半导体芯片横向间隔开，并且电连 接到第一衬底和第二衬底；以及多个第二半导体芯片，其设置在第一衬底的第二表面上，并 且电连接到第一衬底。 附图说明 [0010] 鉴于以下参照附图进行的详细描述，本发明构思的实施例将变得更加显而易见。 [0011] 图1示出了根据本发明构思的实施例的半导体封装件的平面图。 [0012] 图2示出了沿图1的线I‑I’截取的截面图。 [0013] 图3示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1100 的截面图。 [0014] 图4示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1200 的截面图。 [0015] 图5示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1300 的截面图。 [0016] 图6示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1400 的截面图。 [0017] 图7示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1500 的截面图。 [0018] 图8、图9、图10和图11示出了根据本发明构思的实施例的描述制造半导体封装件 的方法的沿图1的线I‑I’截取的截面图。 [0019] 图12示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1600 的截面图。 [0020] 图13示出了根据本发明构思的实施例的描述制造半导体封装件的方法的沿图1的 线I‑I’截取的截面图。 [0021] 图14示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1700 的截面图。 [0022] 图15示出了根据本发明构思的实施例的描述制造半导体封装件的方法的沿图1的 线I‑I’截取的截面图。 [0023] 图16示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1800 的截面图。 [0024] 图17示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1900 的截面图。 [0025] 图18示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件2000 6 6 CN 113327915 A 说明书 3/14页 的截面图。 [0026] 图19示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件2100 的截面图。 [0027] 图20示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件2200 的截面图。 具体实施方式 [0028] 在下文中，将参照附图详细地描述本发明构思的实施例。 [0029] 图1示出了根据本发明构思的实施例的半导体封装件的平面图。图2示出了沿图1 的线I‑I’截取的截面图。 [0030] 参照图1和图2，半导体封装件1000可以包括：下衬底100；上衬底300，其位于下衬 底100上；下半导体芯片200，其设置在下衬底100与上衬底300之间；多个导电柱280，其在下 衬底100与上衬底300之间设置在下半导体芯片200的至少一侧；以及上半导体芯片400，其 设置在上衬底300上。 [0031] 上衬底300可以具有彼此相对的第一表面300S1和第二表面300S2。上衬底300可以 以第一表面300S1面对下衬底100的顶表面100U的这种方式设置在下衬底100上。上衬底300 可以包括与第一表面300S1相邻的第一上衬底焊盘314和与第二表面300S2相邻的第二上衬 底焊盘324。第一上衬底焊盘314和第二上衬底焊盘324可以包括导电材料。 [0032] 在一些实施例中，上衬底300可以是硅插入衬底。在此情况下，上衬底300可以包括 通孔层310和通孔层310上的金属互连层320。金属互连层320可以与上衬底300的第二表面 300S2相邻设置，通孔层310可以与上衬底300的第二表面300S2间隔开，并且金属互连层320 插设于通孔层310与上衬底300的第二表面300S2之间。金属互连层320可以包括与上衬底 300的第二表面300S2相邻设置的金属互连线可以连接到第二上衬底焊 盘324。通孔层310可以包括连接到金属互连线可以从金属互连线延伸(例如，竖直地延伸)。通孔312可以连接到第一上 衬底焊盘314。通孔312可以包括导电材料。第一上衬底焊盘314可以通过通孔312和金属互 连线电连接到第二上衬底焊盘324。 [0033] 第一上衬底焊盘314和第二上衬底焊盘324可以具有在与第一表面300S1平行的第 一方向D1上的宽度(或节距)。例如，第一上衬底焊盘314和第二上衬底焊盘324的宽度(或节 距)可以大于大约1μm且小于大约30μm。上衬底300可以具有在与第一表面300S1垂直的第二 方向D2上的厚度。例如，上衬底300可以具有大约30μm至大约150μm的厚度。 [0034] 下半导体芯片200可以设置在上衬底300的第一表面300S1上，并且可以连接到上 衬底300的第一表面300S1。在一些实施例中，多个下半导体芯片200可以设置在上衬底300 与下衬底100之间。多个下半导体芯片200可以设置在上衬底300的第一表面300S1上，并且 可以在与第一表面300S1平行的第一方向D1上彼此横向间隔开。多个下半导体芯片200中的 每一个可以连接到上衬底300的第一表面300S1。多个下半导体芯片200可以是例如相同种 类的半导体芯片。换言之，多个下半导体芯片200可以是例如存储器芯片、逻辑芯片、应用处 理器(AP)芯片或片上系统(SOC)。作为其它示例，多个下半导体芯片200可以包括不同种类 的半导体芯片。换言之，多个下半导体芯片200可以包括从由存储器芯片、逻辑芯片、应用处 7 7 CN 113327915 A 说明书 4/14页 理器(AP)芯片和片上系统(SOC)组成的组中选择的不同的半导体芯片。 [0035] 下半导体芯片200的一个表面200S可以面对上衬底300的第一表面300S1。例如，下 半导体芯片200可以包括与下半导体芯片200的一个表面200S相邻的下电路层210。下电路 层210可以包括集成电路。可替换地，与图2不同的是，下电路层210可以与下半导体芯片200 的另一表面200SO相邻设置。 [0036] 下半导体芯片200可以包括与下半导体芯片200的一个表面200S相邻的下芯片焊 盘220。下芯片焊盘220可以包括导电材料。下芯片焊盘220可以连接到对应的各个第一上衬 底焊盘314。在一些实施例中，下凸块240可以设置在下芯片焊盘220与对应的第一上衬底焊 盘314之间。下芯片焊盘220中的每一个可以通过下凸块240中的对应的一个连接到第一上 衬底焊盘314中的对应的一个。下凸块240中的每一个可以包括导电材料，并且可以具有焊 球形状、凸块形状和柱形状中的至少一种。在一些实施例中，下底填料层245可以设置在下 半导体芯片200的一个表面200S与上衬底300的第一表面300S1之间，并且可以覆盖下凸块 240。下底填料层245可以局部设置在下半导体芯片200的一个表面200S上，并且可以填充下 凸块240之间的空间。例如，下底填料层245可以包括诸如环氧树脂的绝缘聚合物材料。 [0037] 下半导体芯片200的另一表面200SO可以面对下衬底100的顶表面100U。导电焊盘 230可以设置在下半导体芯片200的另一表面200SO上。在一些实施例中，多个下半导体芯片 200中的至少一个可以包括将其穿透的下贯通电极250。换言之，下贯通电极250可以设置在 多个下半导体芯片200中的至少一个中。下贯通电极250中的每一个可以连接到下芯片焊盘 220中对应的一个和导电焊盘230中对应的一个。下贯通电极250可以包括导电材料。 [0038] 多个导电柱280可以在下半导体芯片200的至少一侧设置在上衬底300的第一表面 300S1上。在一些实施例中，多个导电柱280可以设置在多个下半导体芯片200之间。导电柱 280可以在上衬底300的第一表面300S1上在第一方向D1上彼此横向间隔开，并且导电柱280 中的每一个可以连接到上衬底300的第一表面300S1。例如，导电柱280可以分别连接到对应 的各个第一上衬底焊盘314。导电柱280可以包括金属(例如，铜)。导电柱280可以具有在第 二方向D2上的长度。例如，导电柱280的长度可以在大约20μm至大约30μm的范围内。 [0039] 下半导体芯片200可以通过下芯片焊盘220、对应的下凸块240和对应的第一上衬 底焊盘314电连接到上衬底300。导电柱280可以通过与导电柱280对应的第一上衬底焊盘 314电连接到上衬底300。在一些实施例中，连接到下半导体芯片200的第一上衬底焊盘314 的宽度(或节距)可以不同于连接到导电柱280的第一上衬底焊盘314的宽度(或节距)。例 如，连接到导电柱280的第一上衬底焊盘314的宽度(或节距)可以大于连接到下半导体芯片 200的第一上衬底焊盘314的宽度(或节距)。 [0040] 下衬底100可以包括与下衬底100的顶表面100U相邻的第一下衬底焊盘110和与下 衬底100的底表面100L相邻的第二下衬底焊盘120。第一下衬底焊盘110和第二下衬底焊盘 120可以包括导电材料。在一些实施例中，下衬底100可以是印刷电路板(PCB)。外部端子130 可以设置在下衬底100的底表面100L上，并且可以分别连接到第二下衬底焊盘120。第一下 衬底焊盘110可以通过设置在下衬底100中的内部互连线(未示出)电连接到第二下衬底焊 盘120。在本说明书中，下衬底100还可以被称作下结构。 [0041] 导电焊盘230和导电柱280可以连接到第一下衬底焊盘110。在一些实施例中，连接 凸块260可以设置在导电焊盘230与对应的各个第一下衬底焊盘110之间以及导电柱280与 8 8 CN 113327915 A 说明书 5/14页 对应的各个第一下衬底焊盘110之间。导电焊盘230和导电柱280中的每一个可以通过连接 凸块260中对应的一个连接到第一下衬底焊盘110中对应的一个。连接凸块260中的每一个 可以包括导电材料，并且可以具有焊球形状、凸块形状和柱形状中的至少一种。 [0042] 下半导体芯片200可以通过对应的导电焊盘230、对应的连接凸块260和对应的第 一下衬底焊盘110电连接到下衬底100。在一些实施例中，多个下半导体芯片200中的至少一 个可以包括下贯通电极250，并且多个下半导体芯片200中的至少一个可以通过下贯通电极 250、对应的导电焊盘230、对应的连接凸块260和对应的第一下衬底焊盘110电连接到下衬 底100。导电柱280可以通过对应的连接凸块260和对应的第一下衬底焊盘110电连接到下衬 底100。 [0043] 下模制层290可以设置在下衬底100与上衬底300之间，并且可以填充下半导体芯 片200与导电柱280之间的空间。下模制层290可以延伸到下半导体芯片200的另一表面 200SO上，以覆盖导电焊盘230的侧壁。下模制层290可以包括绝缘材料(例如，环氧成型化合 物)。 [0044] 底填料层150可以设置在下衬底100与下模制层290之间，并且可以填充连接凸块 260之间的空间。底填料层150可以包括诸如环氧树脂的绝缘聚合物材料。 [0045] 上半导体芯片400可以设置在上衬底300的第二表面300S2上，并且可以连接到上 衬底300的第二表面300S2。上半导体芯片400可以与下半导体芯片200的至少一部分和/或 导电柱280的至少一部分竖直地叠置。 [0046] 在一些实施例中，多个上半导体芯片400可以设置在上衬底300的第二表面300S2 上，并且可以在第一方向D1上彼此横向间隔开。多个上半导体芯片400中的每一个可以连接 到上衬底300的第二表面300S2。例如，多个上半导体芯片400可以是相同种类的半导体芯 片。换言之，例如，多个上半导体芯片400可以是存储器芯片、逻辑芯片、应用处理器(AP)芯 片或片上系统(SOC)。作为其它示例，多个上半导体芯片400可以包括不同种类的半导体芯 片。换言之，多个上半导体芯片400可以包括从由存储器芯片、逻辑芯片、应用处理器(AP)芯 片和片上系统(SOC)组成的组中选择的不同的半导体芯片。在一些实施例中，多个上半导体 芯片400中的至少一个可以是高带宽存储器(HBM)芯片，其包括在与上衬底300的第二表面 300S2垂直的第二方向D2上堆叠的多个存储器芯片。 [0047] 上半导体芯片400的一个表面400S可以面对上衬底300的第二表面300S2。上半导 体芯片400可以包括与上半导体芯片400的一个表面400S相邻的上电路层410。上电路层410 可以包括集成电路。 [0048] 上半导体芯片400可以包括与上半导体芯片400的一个表面400S相邻的上芯片焊 盘420。上芯片焊盘420可以包括导电材料。上芯片焊盘420可以连接到第二上衬底焊盘324。 在一些实施例中，上凸块440可以设置在上芯片焊盘420与第二上衬底焊盘324之间。上芯片 焊盘420中的每一个可以通过上凸块440中的对应的一个连接到第二上衬底焊盘324中的对 应的一个。上凸块440中的每一个可以包括导电材料，并且可以具有焊球形状、凸块形状和 柱形状中的至少一种。在一些实施例中，上底填料层445可以设置在上半导体芯片400的一 个表面400S与上衬底300的第二表面300S2之间，并且可以覆盖上凸块440。上底填料层445 可以局部设置在上半导体芯片400的一个表面400S上，并且可以填充上凸块440之间的空 间。上底填料层445可以包括诸如环氧树脂的绝缘聚合物材料。 9 9 CN 113327915 A 说明书 6/14页 [0049] 上半导体芯片400可以通过上芯片焊盘420、对应的上凸块440和对应的第二上衬 底焊盘324电连接到上衬底300。在一些实施例中，上半导体芯片400可以连接到上衬底300 中的金属互连线中的金属互连线 电连接到下半导体芯片200和/或对应的导电柱280，并且可以通过下半导体芯片200和/或 对应的导电柱280电连接到下衬底100。在一些实施例中，多个上半导体芯片400可以通过金 属互连线] 根据本发明构思的实施例，上半导体芯片400可以与下半导体芯片200的至少一部 分和/或多个导电柱280的至少一部分竖直地叠置，并且可以通过上衬底300连接到下半导 体芯片200和/或对应的导电柱280。另外，多个上半导体芯片400可以水平地堆叠在上衬底 300上，并且可以通过上衬底300彼此连接。换言之，竖直和水平堆叠的多个半导体芯片200 和400可以通过上衬底300容易彼此连接，并且可以通过多个导电柱280容易连接到下衬底 100。结果，多个半导体芯片200和400可以容易安装在下衬底100上，因此可以容易地改善或 提高半导体封装件1000的集成密度。 [0051] 图3示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1100 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图3的半导体封装件1100 与参照图1和图2描述的半导体封装件1000之间的差异。 [0052] 参照图1和图3，上衬底300可以包括与第一表面300S1相邻的第一上衬底焊盘314 和与第二表面300S2相邻的第二上衬底焊盘324。在本实施例中，上衬底300可以是印刷电路 板(PCB)。第一上衬底焊盘314可以通过设置在上衬底300中的内部互连线(未示出)电连接 到第二上衬底焊盘324。 [0053] 上半导体芯片400可以通过上芯片焊盘420、对应的上凸块440和对应的第二上衬 底焊盘324电连接到上衬底300。在本实施例中，上半导体芯片400可以通过与其连接的对应 的第二上衬底焊盘324和第一上衬底焊盘314电连接到下半导体芯片200和/或对应的导电 柱280。在一些实施例中，多个上半导体芯片400可以通过对应的第二上衬底焊盘324彼此电 连接。 [0054] 图4示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1200 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图4的半导体封装件1200 与参照图1和图2描述的半导体封装件1000之间的差异。 [0055] 参照图1和图4，上衬底300可以包括与第一表面300S1相邻的第一上衬底焊盘314 和与第二表面300S2相邻的第二上衬底焊盘324。在本实施例中，上衬底300可以是再分布衬 底。上衬底300可以包括再分布图案342和344。再分布图案342和344可以包括再分布线 和设置在再分布线可以包括导电材料。 第一上衬底焊盘314可以通过再分布图案342和344电连接到第二上衬底焊盘324。 [0056] 上半导体芯片400可以通过上芯片焊盘420、对应的上凸块440和对应的第二上衬 底焊盘324电连接到上衬底300。在本实施例中，上半导体芯片400可以通过连接到对应的第 二上衬底焊盘324的再分布图案342和344以及第一上衬底焊盘314电连接到下半导体芯片 200和/或对应的导电柱280。在一些实施例中，多个上半导体芯片400可以通过与其连接的 对应的第二上衬底焊盘324和再分布图案342和344彼此电连接。 [0057] 图5示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1300 10 10 CN 113327915 A 说明书 7/14页 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图5的半导体封装件1300 与参照图1和图2描述的半导体封装件1000之间的差异。 [0058] 参照图1和图5，上衬底300可以包括与第一表面300S1相邻的第一上衬底焊盘314 和与第二表面300S2相邻的第二上衬底焊盘324。在本实施例中，上衬底300可以是半导体芯 片。上衬底300可以包括穿透上衬底300的上贯通电极352，上贯通电极352可以包括导电材 料。第一上衬底焊盘314可以通过上贯通电极352电连接到第二上衬底焊盘324。 [0059] 上半导体芯片400可以通过上芯片焊盘420、对应的上凸块440和对应的第二上衬 底焊盘324电连接到上衬底300。在本实施例中，上半导体芯片400可以通过连接到对应的第 二上衬底焊盘324的上贯通电极352和第一上衬底焊盘314电连接到下半导体芯片200和/或 对应的导电柱280。在一些实施例中，多个上半导体芯片400可以通过与其连接的对应的第 二上衬底焊盘324和上贯通电极352彼此电连接。 [0060] 图6示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1400 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图6的半导体封装件1400 与参照图1和图2描述的半导体封装件1000之间的差异。 [0061] 参照图1和图6，上衬底300可以包括与第一表面300S1相邻的第一上衬底焊盘314 和与第二表面300S2相邻的第二上衬底焊盘324。在本实施例中，上衬底300可以包括与上衬 底300的第一表面300S1相邻设置的上再分布层360。上再分布层360可以包括上再分布线和与其连接的上再分布接触件364。上再分布线可以包括导电 材料。上再分布线可以连接到第一上衬底焊盘314。 [0062] 在一些实施例中，上衬底300可以是参照图2描述的硅插入衬底，并且还可以包括 通孔层310和金属互连层320。在此情况下，通孔层310可以设置在金属互连层320与上再分 布层360之间。上再分布线。第 一上衬底焊盘314可以通过上再分布线和金属互连线 电连接到第二上衬底焊盘324。 [0063] 在某些实施例中，上衬底300可以包括参照图3描述的印刷电路板或参照图5描述 的半导体芯片。在此情况下，与图6不同的是，第一上衬底焊盘314可以通过上再分布线中的内部互连线的内部互连线)电连接到第二上衬底焊盘324。 [0064] 上半导体芯片400可以通过上芯片焊盘420、对应的上凸块440和对应的第二上衬 底焊盘324电连接到上衬底300。在本实施例中，上半导体芯片400可以通过上衬底300中的 内部互连线的内部互连线)、上再分布线。另外，上半导体芯片400可以通过下半导体芯片200和/或对应的导电柱280电 连接到下衬底100。在一些实施例中，多个下半导体芯片200可以通过彼此连接的对应的第 一上衬底焊盘314、上再分布线示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1500 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图7的半导体封装件1500 与参照图1和图2描述的半导体封装件1000之间的差异。 [0066] 参照图1和图7，半导体封装件1500还可以包括下再分布层370，其设置在下衬底 11 11 CN 113327915 A 说明书 8/14页 100与下半导体芯片200之间以及下衬底100与多个导电柱280之间。下再分布层370可以包 括下再分布线和与其连接的下再分布接触件374。下再分布线 可以包括导电材料。下再分布层370的一个表面370S可以面对下衬底100的顶表面100U。下 再分布层370还可以包括与下再分布层370的一个表面370S相邻的再分布焊盘376。下再分 布线] 下半导体芯片200和导电柱280可以通过下再分布层370电连接到下衬底100。例 如，导电焊盘230和导电柱280可以连接到下再分布层370中的下再分布线的第一下衬底焊盘110。连接凸块260可以设 置在再分布焊盘376与第一下衬底焊盘110之间，并且再分布焊盘376中的每一个可以通过 连接凸块260中对应的一个连接到第一下衬底焊盘110中对应的一个。底填料层150可以设 置在下衬底100与下再分布层370之间，并且可以填充连接凸块260之间的空间。下模制层 290可以设置在下再分布层370与上衬底300之间，并且可以填充下半导体芯片200与导电柱 280之间的空间。 [0068] 图8至图11示出了根据本发明构思的实施例的描述制造半导体封装件的方法的沿 图1的线I‑I’截取的截面图。为了方便和简要起见，下面将省略与参照图1至图7描述的半导 体封装件1000、1100、1200、1300、1400和1500中的特征相同的特征的描述。 [0069] 参照图1和图8，可以在第一载体衬底CA1上设置上衬底300。上衬底300可以具有彼 此相对的第一表面300S1和第二表面300S2。上衬底300可以以第二表面300S2面对第一载体 衬底CA1的这种方式设置在第一载体衬底CA1上。上衬底300可以包括与第一表面300S1相邻 的第一上衬底焊盘314和与第二表面300S2相邻的第二上衬底焊盘324。在下文中，出于容易 且便于解释的目的，将描述上衬底300是图2的硅插入衬底的情况作为示例。然而，本发明构 思的实施例不限于此，并且在一些实施例中，上衬底300可以是图3的印刷电路板、图4的再 分布衬底或图5的半导体芯片。 [0070] 上衬底300可以包括通孔层310和金属互连层320。金属互连层320可以包括与上衬 底300的第二表面300S2相邻设置的金属互连线可以包括连接到金属互连线可以从金属互连线延伸(例如， 竖直地延伸)。在一些实施例中，如参照图6描述的，上衬底300还可以包括与上衬底300的第 一表面300S1相邻设置的上再分布层360。 [0071] 可以在上衬底300的第一表面300S1上形成多个导电柱280。可以预先在上衬底300 的第一表面300S1上限定芯片安装区200R，并且可以在上衬底300的除了芯片安装区200R之 外的第一表面300S1上形成导电柱280。导电柱280可以分别连接到对应的各个第一上衬底 焊盘314。例如，可以使用电镀工艺来形成导电柱280。例如，导电柱280的形成可以包括：形 成具有开口的光致抗蚀剂图案，所述开口暴露出在上衬底300的第一表面300S1上将形成导 电柱280的区域；在光致抗蚀剂图案上形成种子层；以及通过对种子层执行电镀工艺来形成 导电柱280。可以在形成导电柱280之后去除光致抗蚀剂图案。 [0072] 参照图1和图9，可以在芯片安装区200R中的上衬底300的第一表面300S1上形成下 凸块240。可以分别在对应的各个第一上衬底焊盘314上形成下凸块240，并且下凸块240可 以分别连接到对应的第一上衬底焊盘314。 [0073] 可以在芯片安装区200R中安装下半导体芯片200。下半导体芯片200可以包括下芯 12 12 CN 113327915 A 说明书 9/14页 片焊盘220，并且下芯片焊盘220可以与下半导体芯片200的一个表面200S相邻设置。可以以 下芯片焊盘220分别与下凸块240接触的这种方式在上衬底300的第一表面300S1上设置下 半导体芯片200。例如，下半导体芯片200可以包括与下半导体芯片200的一个表面200S相邻 的下电路层210。可替换地，与图9不同的是，下电路层210可以与下半导体芯片200的另一表 面200SO相邻设置。可以在下半导体芯片200的另一表面200SO上形成导电焊盘230。 [0074] 在一些实施例中，可以在上衬底300的第一表面300S1上安装多个下半导体芯片 200，并且多个下半导体芯片200可以彼此水平地间隔开。多个下半导体芯片200中的至少一 个可以包括穿透其中的下贯通电极250。下贯通电极250中的每一个可以连接到下芯片焊盘 220中对应的一个和导电焊盘230中对应的一个。 [0075] 可以在下半导体芯片200的一个表面200S与上衬底300的第一表面300S1之间形成 下底填料层245，并且下底填料层245可以被形成为填充下凸块240之间的空间。可以在上衬 底300的第一表面300S1上形成下模制层290，并且下模制层290可以覆盖下半导体芯片200、 导电柱280和导电焊盘230。 [0076] 参照图1和图10，可以通过对下模制层290执行磨削工艺来去除下模制层290的一 部分。可以通过磨削工艺暴露出导电柱280中的每一个的一个表面和导电焊盘230中的每一 个的一个表面。可以在下模制层290上形成连接凸块260。连接凸块260可以分别形成在导电 柱280和导电焊盘230上，并且可以分别连接到导电柱280和导电焊盘230。在一些实施例中， 在形成连接凸块260之前，可以在下模制层290上形成参照图7描述的下再分布层370。在此 情况下，连接凸块260可以形成在下再分布层370上，并且可以连接到下再分布层370的再分 布焊盘376。 [0077] 参照图1和图11，可以在下衬底100上安装形成在第一载体衬底CA1上的前述堆叠 结构。例如，下衬底100可以是印刷电路板(PCB)。下衬底100可以包括与下衬底100的顶表面 100U相邻的第一下衬底焊盘110和与下衬底100的底表面100L相邻的第二下衬底焊盘120。 可以以连接凸块260与对应的各个第一下衬底焊盘110接触的这种方式在下衬底100的顶表 面100U上设置前述堆叠结构。 [0078] 可以在下衬底100与下模制层290之间形成底填料层150，并且底填料层150可以被 形成为填充连接凸块260之间的空间。可以在下衬底100的底表面100L上设置外部端子130， 并且外部端子130可以分别连接到第二下衬底焊盘120。可以在将前述堆叠结构安装在下衬 底100上之后去除第一载体衬底CA1。 [0079] 再次参照图1和图2，可以在上衬底300的第二表面300S2上形成上凸块440。上凸块 440可以分别形成在对应的各个第二上衬底焊盘324上，并且可以分别连接到对应的第二上 衬底焊盘324。 [0080] 可以在上衬底300的第二表面300S2上安装上半导体芯片400。上半导体芯片400可 以包括上芯片焊盘420，并且上芯片焊盘420可以与上半导体芯片400的一个表面400S相邻 设置。可以以上芯片焊盘420分别与上凸块440接触的这种方式在上衬底300的第二表面 300S2上设置上半导体芯片400。例如，上半导体芯片400可以包括与上半导体芯片400的一 个表面400S相邻的上电路层410。 [0081] 上半导体芯片400可以与下半导体芯片200的至少一部分和/或多个导电柱280的 至少一部分竖直地叠置。在一些实施例中，可以在上衬底300的第二表面300S2上安装多个 13 13 CN 113327915 A 说明书 10/14页 上半导体芯片400，并且多个上半导体芯片400可以彼此水平地间隔开。 [0082] 可以在上半导体芯片400的一个表面400S与上衬底300的第二表面300S2之间形成 上底填料层445，并且上底填料层445可以被形成为填充上凸块440之间的空间。 [0083] 图12示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1600 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图12的半导体封装件1600 与参照图1和图2描述的半导体封装件1000之间的差异。 [0084] 参照图1和图12，下半导体芯片200的下芯片焊盘220可以直接接合到上衬底300的 对应的第一上衬底焊盘314。下芯片焊盘220可以与对应的第一上衬底焊盘314接触。在本实 施例中，可以省略参照图1和图2描述的下凸块240和下底填料层245。另外，上半导体芯片 400的上芯片焊盘420可以直接接合到上衬底300的对应的第二上衬底焊盘324。上芯片焊盘 420可以与对应的第二上衬底焊盘324接触。在本实施例中，可以省略参照图1和图2描述的 上凸块440和上底填料层445。 [0085] 图13示出了根据本发明构思的实施例的描述制造半导体封装件的方法的沿图1的 线I‑I’截取的截面图。在下文中，为了方便和简要起见，将主要描述图12和图13的本实施例 与以上参照图8至图11描述的实施例之间的差异。 [0086] 首先，如参照图1和图8描述的，可以在第一载体衬底CA1上设置上衬底300，并且可 以在上衬底300的除了芯片安装区200R之外的第一表面300S1上形成多个导电柱280。 [0087] 参照图1和图13，可以在芯片安装区200R中安装下半导体芯片200。在本实施例中， 可以以下芯片焊盘220与上衬底300的对应的第一上衬底焊盘314直接接触的这种方式在上 衬底300的第一表面300S1上设置下半导体芯片200。下半导体芯片200的下芯片焊盘220可 以通过热处理工艺直接键合到对应的第一上衬底焊盘314。可以在上衬底300的第一表面 300S1上形成下模制层290，并且下模制层290可以覆盖下半导体芯片200、导电柱280和导电 焊盘230。之后，如参照图1和图10描述的，可以通过对下模制层290执行磨削工艺来去除下 模制层290的一部分。可以通过磨削工艺暴露出导电柱280中的每一个的一个表面和导电焊 盘230中的每一个的一个表面。可以分别在导电柱280和导电焊盘230上形成连接凸块260。 [0088] 再次参照图1和图12，可以在下衬底100上安装形成在第一载体衬底CA1上的前述 堆叠结构。可以在将前述堆叠结构安装在下衬底100上之后去除第一载体衬底CA1。 [0089] 可以在上衬底300的第二表面300S2上安装上半导体芯片400。在本实施例中，可以 以上芯片焊盘420与上衬底300的对应的第二上衬底焊盘324直接接触的这种方式在上衬底 300的第二表面300S2上设置上半导体芯片400。上半导体芯片400的上芯片焊盘420可以通 过热处理工艺直接接合到对应的第二上衬底焊盘324。 [0090] 图14示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1700 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图14的半导体封装件1700 与参照图1和图2描述的半导体封装件1000之间的差异。 [0091] 参照图1和图14，半导体封装件1700还可以包括上模制层490，其设置在上衬底300 的第二表面300S2上。上模制层490可以覆盖上半导体芯片400。上模制层490可以包括绝缘 材料(例如，环氧成型化合物)。 [0092] 图15示出了根据本发明构思的实施例的描述制造半导体封装件的方法的沿图1的 线I‑I’截取的截面图。在下文中，为了方便和简要起见，将主要描述图14和图15的本实施例 14 14 CN 113327915 A 说明书 11/14页 与以上参照图8至图11描述的实施例之间的差异。 [0093] 参照图1和图15，可以在第二载体衬底CA2上设置图10的堆叠结构。可以在将堆叠 结构设置在第二载体衬底CA2上之后去除第一载体衬底CA1。 [0094] 之后，可以分别在对应的各个第二上衬底焊盘324上形成上凸块440，并且可以在 上衬底300的第二表面300S2上安装上半导体芯片400。可以以上芯片焊盘420分别与上凸块 440接触的这种方式在上衬底300的第二表面300S2上设置上半导体芯片400。可以在上半导 体芯片400的一个表面400S与上衬底300的第二表面300S2之间形成上底填料层445，并且上 底填料层445可以被形成为填充上凸块440之间的空间。在本实施例中，可以在上衬底300的 第二表面300S2上形成上模制层490以覆盖上半导体芯片400。 [0095] 再次参照图1和图14，可以在下衬底100上安装形成在第二载体衬底CA2上的堆叠 结构。可以首先去除第二载体衬底CA2。随后可以以连接凸块260与对应的各个第一下衬底 焊盘110接触的这种方式在下衬底100的顶表面100U上设置堆叠结构。可以在下衬底100与 下模制层290之间形成底填料层150，并且底填料层150可以被形成为填充连接凸块260之间 的空间。 [0096] 图16示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1800 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图16的半导体封装件1800 与参照图1和图2描述的半导体封装件1000之间的差异。 [0097] 参照图1和图16，半导体封装件1800可以包括：下衬底100；上衬底300，其位于下衬 底100上；下半导体芯片200，其设置在下衬底100与上衬底300之间；中间衬底500，其在下半 导体芯片200的至少一侧设置在下衬底100与上衬底300之间；以及上半导体芯片400，其设 置在上衬底300上。 [0098] 中间衬底500可以设置在上衬底300的第一表面300S1上，并且可以连接到上衬底 300的第一表面300S1。中间衬底500的一个表面500S可以面对上衬底300的第一表面300S1。 中间衬底500可以包括与中间衬底500的一个表面500S相邻的中间衬底焊盘520。中间衬底 焊盘520可以包括导电材料。中间衬底焊盘520可以连接到对应的各个第一上衬底焊盘314。 在一些实施例中，下凸块240可以设置在中间衬底焊盘520与对应的第一上衬底焊盘314之 间。中间衬底焊盘520中的每一个可以通过下凸块240中对应的一个连接到第一上衬底焊盘 314中对应的一个。下底填料层245可以设置在中间衬底500的一个表面500S与上衬底300的 第一表面300S1之间，并且可以覆盖下凸块240。下底填料层245可以局部设置在中间衬底 500的一个表面500S上，并且可以填充下凸块240之间的空间。 [0099] 中间衬底500的另一表面500SO可以面对下衬底100的顶表面100U。导电焊盘230还 可以设置在中间衬底500的另一表面500SO上。 [0100] 在一些实施例中，中间衬底500可以是半导体芯片。在此情况下，中间衬底500可以 包括与中间衬底500的一个表面500S相邻的中间电路层510。中间电路层510可以包括集成 电路。可替换地，与图16不同的是，中间电路层510可以与中间衬底500的另一表面500SO相 邻设置。中间衬底500可以包括穿透中间衬底500的中间贯通电极550，并且中间贯通电极 550可以包括导电材料。中间贯通电极550中的每一个可以连接到中间衬底焊盘520中对应 的一个和导电焊盘230中对应的一个。导电焊盘230可以连接到下衬底100的对应的第一下 衬底焊盘110。在一些实施例中，导电焊盘230中的每一个可以通过连接凸块260中对应的一 15 15 CN 113327915 A 说明书 12/14页 个连接到第一下衬底焊盘110中对应的一个。 [0101] 中间衬底500可以通过中间衬底焊盘520、对应的下凸块240和对应的第一上衬底 焊盘314电连接到上衬底300。中间衬底500可以通过中间贯通电极550、对应的导电焊盘 230、对应的连接凸块260和对应的第一下衬底焊盘110电连接到下衬底100。 [0102] 下模制层290可以设置在下衬底100与上衬底300之间，并且可以填充下半导体芯 片200与中间衬底500之间的空间。下模制层290可以延伸到下半导体芯片200的另一表面 200SO和中间衬底500的另一表面500SO上，以覆盖导电焊盘230的侧壁。 [0103] 根据本实施例，上半导体芯片400可以通过上衬底300电连接到下半导体芯片200 和/或中间衬底500，并且可以通过下半导体芯片200和/或中间衬底500电连接到下衬底 100。 [0104] 图17示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件1900 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图17的半导体封装件1900 与参照图1和图2描述的半导体封装件1000之间的差异。 [0105] 参照图1和图17，半导体封装件1900可以包括：下衬底100；上衬底300，其位于下衬 底100上；下半导体芯片200，其设置在下衬底100与上衬底300之间；中间衬底500，其在下半 导体芯片200的至少一侧设置在下衬底100与上衬底300之间；以及上半导体芯片400，其设 置在上衬底300上。 [0106] 中间衬底500可以设置在上衬底300的第一表面300S1上，并且可以连接到上衬底 300的第一表面300S1。中间衬底500的一个表面500S可以面对上衬底300的第一表面300S1。 中间衬底500可以包括与中间衬底500的一个表面500S相邻的中间衬底焊盘520。中间衬底 500的另一表面500SO可以面对下衬底100的顶表面100U。导电焊盘230还可以设置在中间衬 底500的另一表面500SO上。 [0107] 在一些实施例中，中间衬底500可以是插入衬底、印刷电路板或再分布衬底。在此 情况下，中间衬底焊盘520可以通过中间衬底500中的内部互连线(由虚线示出)电连接到对 应的各个导电焊盘230。除了上述差异之外，根据本实施例的半导体封装件1900的其它部件 和特征可以基本与参照图1和图16描述的半导体封装件1800的对应的部件和特征相同。 [0108] 图18示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件2000 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图18的半导体封装件2000 与参照图1和图2描述的半导体封装件1000之间的差异。 [0109] 参照图1和图18，半导体封装件2000可以包括：下结构LS；上衬底300，其位于下结 构LS上；下半导体芯片200，其设置在下结构LS与上衬底300之间；多个导电柱280，其在下半 导体芯片200的至少一侧设置在下结构LS与上衬底300之间；以及上半导体芯片400，其设置 在上衬底300上。 [0110] 下结构LS可以包括下衬底100和下衬底100上的半导体芯片700。半导体芯片700可 以设置在下衬底100与上衬底300之间。下半导体芯片200和多个导电柱280可以设置在半导 体芯片700与上衬底300之间。 [0111] 半导体芯片700的一个表面700S可以面对上衬底300的第一表面300S1，半导体芯 片700的另一表面700SO可以面对下衬底100的顶表面100U。半导体芯片700可以包括与半导 体芯片700的一个表面700S相邻的芯片焊盘720，并且芯片焊盘720可以包括导电材料。半导 16 16 CN 113327915 A 说明书 13/14页 体芯片700可以包括穿透半导体芯片700的贯通电极750，并且贯通电极750可以包括导电材 料。贯通电极750可以连接到芯片焊盘720。 [0112] 连接凸块260可以设置在导电焊盘230与对应的芯片焊盘720之间以及导电柱280 与对应的芯片焊盘720之间。导电焊盘230和导电柱280中的每一个可以通过对应的连接凸 块260连接到对应的芯片焊盘720。下半导体芯片200可以通过对应的导电焊盘230、对应的 连接凸块260和对应的芯片焊盘720电连接到半导体芯片700。导电柱280可以通过对应的连 接凸块260和对应的芯片焊盘720电连接到半导体芯片700。 [0113] 下模制层290可以设置在半导体芯片700与上衬底300之间，并且可以填充下半导 体芯片200与导电柱280之间的空间。底填料层150可以设置在半导体芯片700与下模制层 290之间，并且可以填充连接凸块260之间的空间。 [0114] 额外的连接凸块760可以设置在半导体芯片700与下衬底100之间。额外的连接凸 块760可以设置在半导体芯片700的贯通电极750与下衬底100的第一下衬底焊盘110之间。 半导体芯片700的贯通电极750中的每一个可以通过额外的连接凸块760中对应的一个连接 到第一下衬底焊盘110中对应的一个。半导体芯片700可以通过贯通电极750、额外的连接凸 块760和第一下衬底焊盘110电连接到下衬底100。额外的连接凸块760中的每一个可以包括 导电材料，并且可以具有焊球形状、凸块形状和柱形状中的至少一种。 [0115] 额外的底填料层770可以设置在半导体芯片700与下衬底100之间，并且可以填充 额外的连接凸块760之间的空间。额外的底填料层770可以包括诸如环氧树脂的绝缘聚合物 材料。 [0116] 图19示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件2100 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图19的半导体封装件2100 与参照图1和图2描述的半导体封装件1000之间的差异。 [0117] 参照图1和图19，半导体封装件2100可以包括：下结构LS；上衬底300，其位于下结 构LS上；下半导体芯片200，其设置在下结构LS与上衬底300之间；多个导电柱280，其在下半 导体芯片200的至少一侧设置在下结构LS与上衬底300之间；以及上半导体芯片400，其设置 在上衬底300上。 [0118] 下结构LS可以包括下半导体封装件。下结构LS可以包括第一衬底800和第一衬底 800上的半导体芯片820。第一衬底800可以是印刷电路板或再分布层。第一衬底800可以包 括第一衬底焊盘810。第一衬底焊盘810可以包括导电材料。半导体芯片820可以包括设置在 其底表面的芯片焊盘822。连接部分824可以设置在第一衬底800与半导体芯片820之间，并 且可以分别连接到芯片焊盘822。连接部分824可以连接到对应的各个第一衬底焊盘810。芯 片焊盘822和连接部分824可以包括导电材料。连接部分824中的每一个可以具有焊球形状、 凸块形状和柱形状中的至少一种。半导体芯片820可以包括集成电路(未示出)，并且集成电 路可以与半导体芯片820的底表面相邻。半导体芯片820可以是逻辑芯片或存储器芯片。 [0119] 下结构LS可以包括第一衬底800上的焊料结构830。焊料结构830可以与半导体芯 片820横向间隔开。焊料结构830可以连接到对应的各个第一衬底焊盘810。焊料结构830可 以包括导电材料，诸如以锡、铅、银或它们的合金为例。焊料结构830中的每一个可以通过第 一衬底800中的内部互连线(未示出)电连接到外部端子或半导体芯片820。 [0120] 下结构LS可以包括设置在半导体芯片820上的第二衬底850。例如，第二衬底850可 17 17 CN 113327915 A 说明书 14/14页 以是插入衬底。第二衬底850可以包括设置在第二衬底850的底表面的第一焊盘852和设置 在第二衬底850的顶表面的第二焊盘854。互连线(未示出)可以设置在第二衬底850中，以将 第一焊盘852电连接到第二焊盘854。第一焊盘852和第二焊盘854可以包括导电材料(例如， 诸如铜或铝的金属)。焊料结构830可以连接到第一焊盘852。第二衬底850可以通过焊料结 构830电连接到第一衬底800和半导体芯片820。 [0121] 下结构LS可以包括第一衬底800与第二衬底850之间的模制层840。模制层840可以 覆盖半导体芯片820和焊料结构830。在一些实施例中，模制层840可以在第一衬底800与半 导体芯片820之间延伸以密封连接部分824。模制层840可以包括绝缘材料(例如，环氧成型 化合物)。 [0122] 连接凸块260可以设置在导电焊盘230与第二衬底850之间以及导电柱280与第二 衬底850之间。导电焊盘230和导电柱280中的每一个可以通过对应的连接凸块260连接到第 二衬底850的对应的第二焊盘854。下半导体芯片200可以通过对应的导电焊盘230、对应的 连接凸块260和对应的第二焊盘854电连接到下结构LS(例如，下半导体封装件)。导电柱280 可以通过对应的连接凸块260和对应的第二焊盘854电连接到下结构LS(例如，下半导体封 装件)。 [0123] 下模制层290可以设置在下结构LS与上衬底300之间，并且可以填充下半导体芯片 200与导电柱280之间的空间。底填料层150可以设置在下结构LS与下模制层290之间，并且 可以填充连接凸块260之间的空间。 [0124] 图20示出了根据本发明构思的实施例的沿图1的线I‑I’截取的半导体封装件2200 的截面图。在下文中，为了便于解释且为了简要起见，将主要描述图20的半导体封装件2200 与参照图1和图2描述的半导体封装件1000之间的差异。 [0125] 参照图1和图20，半导体封装件2200还可以包括设置在下衬底100上的散热结构 920。散热结构920可以设置在下衬底100的顶表面100U上，并且可以覆盖上衬底300、下半导 体芯片200、多个导电柱280和上半导体芯片400。散热结构920可以包括导热材料。导热材料 可以包括金属(例如，铜和/或铝)或含碳材料(例如，石墨烯、石墨和/或碳纳米管)。例如，散 热结构920可以包括单个金属层或多个堆叠的金属层。作为其它示例，散热结构920可以包 括散热器或散热管。作为又一其它示例，散热结构920可以包括水冷配置。 [0126] 半导体封装件2200还可以包括设置在上半导体芯片400上的导热层910。导热层 910可以设置在上半导体芯片400与散热结构920之间。导热层910可以包括热界面材料 (TIM)。例如，热界面材料(TIM)可以包括聚合物和导热颗粒。导热颗粒可以分散在聚合物 中。从上半导体芯片400生成的热量可以通过导热层910传递到散热结构920。 [0127] 根据本发明构思的实施例，竖直和水平堆叠的多个半导体芯片200和400可以通过 上衬底300容易彼此连接，并且可以通过多个导电柱280或中间衬底500容易地连接到下衬 底100或下结构LS。结果，多个半导体芯片200和400可以容易地安装在下衬底100或下结构 LS上，因此，可以容易地改善和提高半导体封装件的集成密度。 [0128] 尽管已经参照示例实施例描述了本发明构思，但是对于本领域技术人员而言应显 而易见，在不脱离本发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应 理解，以上实施例不成为限制，而是说明性的。因此，本发明构思的范围将由所附权利要求 及其等同物的最宽泛的可允许的解释来确定，并且应不受前述描述的约束或限制。 18 18 CN 113327915 A 说明书附图 1/20页 图1 19 19 CN 113327915 A 说明书附图 2/20页 图2 20 20 CN 113327915 A 说明书附图 3/20页 图3 21 21 CN 113327915 A 说明书附图 4/20页 图4 22 22 CN 113327915 A 说明书附图 5/20页 图5 23 23 CN 113327915 A 说明书附图 6/20页 图6 24 24 CN 113327915 A 说明书附图 7/20页 图7 25 25 CN 113327915 A 说明书附图 8/20页 图8 26 26 CN 113327915 A 说明书附图 9/20页 图9 27 27 CN 113327915 A 说明书附图 10/20页 图10 28 28 CN 113327915 A 说明书附图 11/20页 图11 29 29 CN 113327915 A 说明书附图 12/20页 图12 30 30 CN 113327915 A 说明书附图 13/20页 图13 31 31 CN 113327915 A 说明书附图 14/20页 图14 32 32 CN 113327915 A 说明书附图 15/20页 图15 33 33 CN 113327915 A 说明书附图 16/20页 图16 34 34 CN 113327915 A 说明书附图 17/20页 图17 35 35 CN 113327915 A 说明书附图 18/20页 图18 36 36 CN 113327915 A 说明书附图 19/20页 图19 37 37 CN 113327915 A 说明书附图 20/20页 图20 38 38

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